计算机所面临的极限是什么?

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原 理计算机文化系列用前几期的文章介绍了计算机的起源。在介绍计算机各个分支的发展之前,笔者希望在接下来的几期里和大家共同探讨计算机极限这一个话题。 《自然》期刊在2014年刊登了一篇Igor Markov的文章“Limits on Fundamental Limits to Computation” [1]。我们将以此文为基础并综合各方面论文,在接下来几期时间里每期介绍一个计算机领域里的金科玉律,在工程,功耗,时空概念,复杂理论及新兴技术这五个方面探讨计算机的极限以及面对这些极限计算机科学家们所采取的措施。今天,我们先从工程方面讨论。

从 1958年第一个仅包含一个双极性晶体管的集成电路问世到如今集成十几亿晶体管的处理器芯片,集成电路在近六十年的时间里发展迅速。我们现在用的手机的性 能也已经相当于30年前的 Cray-2 超计算机了,然而手机的功耗却只有Cray-2的十万分之一,价格更是被降到大多数普通人能接受的程度。如此巨大的发展速度的背后是什么规律呢?30年后 我们也能每人手里拿个天河2号吗?要说清楚这个问题我们就不得不提到芯片产业最著名的金科玉律——摩尔定律。

摩尔定律由高登·摩尔于 1965年在《电子学》杂志中提出。之后于1968年和罗伯特·诺伊斯共同创办英特尔公司,时任副总裁。在创办之前,摩尔发现半导体晶体管制程的发展速度 对于芯片制造业非常重要。如果发展过慢,不但芯片的制作成本不会得到有效的分散,公司还会面临被竞争对手淘汰的风险。如果倾其所有研究晶体管的制程,一旦 研究失败对公司的打击也是毁灭性的。

于是当时的芯片生产行业都在试图寻找一个合适的发展速度,使得在公司利润最大化的同时能够继续分配一部分利润出来维持这个发展速度。在观察了当时晶体管制程的发展之后,摩尔在1965年提出了摩尔定律同面积的集成电路上可容纳的晶体管数量会以每年增加一倍的速度发展。

在10年之后的1975年,摩尔在“IEEE国际电子元件大会” 上发表论文“Progress in Digital Integrated Electronics”,根据当时的实际情况对摩尔定律做出了第一次修正,将每年增加一倍改为每两年增加一倍。摩尔定律作为一个经验法则为芯片生产商提供了一个利润和风险的折中,而半导体行业也遵循这个法则进入一个良性的发展。

英 特尔执行副总裁 William.M.Holt 在2016年的 ISSCC 会议上比较了十年内按照摩尔定律发展新制程和一直使用旧制程生产芯片这两种生产方式,发现前者的芯片生产成本的成本仅是后者的40% [2]。而摩尔定律毕竟是一个经验法则,在1975年第一次修正之后,半导体行业在摩尔定律的指导下一直发展到2013年。 ITRS(International Templar Research Society)在2013年将摩尔定律进行了第二次修正,将之前每两年翻倍的发展速度改成了每三年翻倍

这次的修正从工程的角度来看至少有四个原因。

首先是工艺的极限。现 在的半导体制造工艺中很重要的一个部分是光刻(photolithography)。光刻利用曝光和显影在光刻胶层上画几何图形,然和通过刻蚀工艺 (etching)将光掩膜上的图形转移到所在的衬底上[3]。这种工艺在理论上受到阿贝分辨率的限制。简单地说,由于可见光的波动性使其可以发生衍射, 光束不能无限的聚焦。而分辨率的极限值大约在λ⁄2n, 其中λ是光刻所用的激光波长,n是介质的数值孔径(Numerical Aperture)。数值孔径现在光学能达到的极限是1.4,那么光刻精度的极限就是λ⁄2.8。这么看来,要做到更小的工艺,我们就要用到波长更短的激 光,而短波长的激光利用起来本就非常复杂。虽然科学家提出了新的工艺技术 [4] 使得现在的光刻工艺突破了阿贝分辨率的限制,能够使用波长是193nm的激光能做出14nm的工艺,这种工艺技术也大大提高了制作成本。无论是在阿贝分辨 率的限制下利用更短波长的激光还是开发出新技术来突破阿贝分辨率的限制,把单个晶体管做到更小(即在同面积的集成电路上容纳更多的晶体管)变得异常困难。

其次是内部连接的极限。随 着单位面积集成电路中的晶体管越来越多,内部连接成了集成电路中越来越重要的部分。内部连接要么做到快速的信号传输,要么做到尽量细的铜线和密集的排布 (从而做到更小的集成电路设计),但鱼和熊掌不能可得兼。因为更细的铜线会增加铜线的电阻而更密集的排线也会影响铜线间电流的相互影响。早在1995年英 特尔的研究员们就指出了真正限制集成电路发展的是其内部的连接技术 [5]。为了解决这个问题,科学家们提出了光波导管(photonic waiveguide)的概念来替换传统的铜线连接方式 [6]。而这种内部连接的方式也受到麦克斯维尔方程的理论限制,比如电磁波传输的速度上限[7]。所以,即便是晶体管能够越做越小,如何在保证快速信号传 输的同时加入更多的内部连接也成为了一个非常棘手的问题。

再次是传统晶体管的设计极限。当晶体管尺寸做 到10nm的时候,晶体管的栅氧化层仅仅之有几个原子的厚度。在这个尺度下至少会有三个问题。其一,在量子隧穿效应的影响下,晶体管的性质将变得很不稳 定。其二,因为每个晶体管的制造过程不可能完全一样,每个晶体管会有不同的特性,而产生的不同特性在纳米级的尺度下会更加明显。其三,晶体管将会发生严重 的漏电。这对移动设备兴起的今天是一个相当大的问题。毕竟谁也不希望自己的手机充电两小时,通话五分钟。因为量子效应在10nm左右的尺寸下介入,将传统 晶体管做到这个尺度以下将会变得难上加难。当然科学家为了突破这个极限也提出了很多新的晶体管设计,其中比较成熟的有FinFET [8] 和 Tunneling Transistor [9]。FinFET 在传统晶体管的基础上通过三维设计增加栅氧化层的宽度,而tuneling transistor 更是提出了控制量子隧穿的办法。但这些技术方面的改进也不是白来的,同样需要大量的资本投入,从而放缓了之前摩尔定律多设下的发展规则。

最后一个要提到的是技术投入的极限。之 前提到科学家们面临各种物理极限时候在晶体管制作工程方面提出的改变。而正是这些改变的措施造就了这第四项极限。新科技的研发需要大量的资金以及时间,即 便是研发成功,公司的技术人员也需要投入大量的精力去学习并使用这些新的技术。这就导致了很多中小芯片制造商无力承担这项技术投入,而转向继续使用老技术 进行生产加工。正是因为这些中小芯片厂商大量退出新技术的研发,芯片产业的发展在到达原有技术的理论极限之后遇到了发展的瓶颈。发展速度也因此明显放缓。 这也是导致了2013年ITRS对摩尔定律进行了第二次的修正的原因之一。

所以单纯将晶体管做小这条路不会一直走下去,而摩尔定律在今后的 某个时间段可能会再一次遇到瓶颈。所以我们在30年后手拿天河2号的理想也不太可能实现。然而这一切似乎并不代表着结束,面对这一工程上面的限制,业界提 出了一种新的发展方向——超越摩尔定律(More than Moore)。持有这个观念的计算机科学家们逐渐转向了对计算机体系结构的研究,更加侧重于功能的多样化,更多的靠电路设计及系统算法进行优化。于是,研 究者们开始向更高维度来寻找可能性。就像当一个城市的道路无法满足人们的需求时就会出现地铁和高架桥,在二维工艺受限时,人们便开始探索三维集成电路。比 如把处理器和内存上下堆叠,使用封装内走线来代替传统的二维平面走线做连接。这种三维结构不仅通过封装内走线的高密度性增加了内存访问带宽,同时也因为减 少了连接长度而减少了数据访问的延迟。

所以正如FinFET之父胡志明所说,“即便是面对如此之多的理论限制,半导体的发展并没有进入尾声,产业的进步需要我们通过不断的改进,过去五十年是这样走过来的,相信未来五十年也会这样走下去。

下期预告:为什么芯片里总有那么一部分甚至一大部分是不能同时工作的?那为什么我们还要费尽心思往集成电路里加更多的晶体管呢?暗硅是怎样一种概念?登纳德缩放比例定律又是什么呢?下期我们将从功耗的角度来探讨计算机的极限。

参考文献:

[1]. Igor L.Markov, “Limits on Fundamental Limits to Computation”, Nature, vol. 512, pp. 147 – 154

[2]. William. M. Holt, “Moore’s Law: A path going forward”, ISSCC, 2016

[3]. https://en.wikipedia.org/wiki/Photolithography

[4]. X.Ma and G.R. Arce, “Computational Lithography” (Wiley, 2011)

[5]. M.Bohr, “Interconnect scaling — the real limiter to high performance ULSI”, in Proc Int.Elec.Device Meeting, pp. 241-244.

[6]. V. R. Almeida et al, “All optical control of light on a silicon chip”, Nature vol.431, pp. 1081-1084.

[7]. J. A. Davis et. al, “Interconnect limits on gigascale integration in the 21st century”, Proc. IEEE pp.305-324.

[8]. D. Hisamoto et. al, “FinFET — a self aligned double-gate MOSFET scalable to 20nm”, IEEE Trans. Electron. Dev. vol. 47, pp. 2320 – 2325.

[9]. A. Seabaugh, “The tunnelling transistor”, IEEE Spectrum. http://spectrum.ieee.org/semiconductors/devices/the-tunneling-transistor



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