要使最新诞生的1纳米大小的晶体管被投入使用,芯片制造商还需要克服哪些困难?

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这个不是答案,只是信息。在地铁上百度一下来的。

制作出更小的晶体管是提升计算机性能重要手段。长期以来人 们努力将更多的晶体管放入一个芯片中来提高处理器的性能。而在摩尔定律即将因为物理原因而遇到麻烦的时候,美国劳伦斯伯克力国家实验室的一个研究小组利用 碳纳米管和二硫化钼的化合物开发出了制程仅为1纳米的晶体管。(论文)不知道已经持续了超过半个世纪的摩尔定律还能走多远。

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40多年来,摩尔定律一直是IT界的铁律。

但随着芯片技术的发展,摩尔定律所预言的发展轨迹似乎已逼近终点。

这意味着,固守传统思路的芯片制造商将举步维艰。

最近,美国团队研制出的1纳米晶体管对芯片商来说无异于“最后通牒”。他们将如何自我救赎?

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研制出1纳米晶体管的研究员Ali Javey和Sujay Desai

最近,美国劳伦斯.伯克利国家实验室成功研制出栅极(晶体管内的电流由栅极控制)仅长1纳米的晶体管,号称是有史以来最小的晶体管。

这下很多人都不淡定了,媒体纷纷疾呼“摩尔定律没戏唱了”。

在长达40多年的时间里,摩尔定律始终是IT界的铁律。摩尔定律认为,半导体电路的晶体管的数量每18-24个月翻一倍。而晶体管的尺寸对计算机技术的 提高来说非常重要。晶体管越小,单个芯片上可容纳的晶体管数量就越多;芯片上的晶体管数量越多,处理器的速度越快、效率越高。同样价格的电子产品性能,时 隔18-24个月后就会翻倍。

但是反过来看,一个IT公司如果今天和18个月前卖掉同样多的、同样的产品,它的营业额就要降一半。

这就是为什么,几十年来芯片制造商一直都在和摩尔定律苦苦斗争——不能做出更小的晶体管,生存就面临威胁。但是现在,这一切可能都要改写。


芯片晶体管的缩小需要缩小芯片制程中涉及到的几乎所有的尺寸。那么制程缩小第一个要面临的困难就是光刻工艺的困难。光刻工 艺首先面临的就是开发新的曝光光源,目前阿斯麦尔的EUV曝光能做到的只能达到7纳米;其次,就是需要开发验证新的光阻,目前的光阻不适用于1纳米制程; 最后就是曝光光罩的开发,芯片制程的缩小会导致光罩成本的力哥式增长。

制造1纳米晶体管要面临的第二个困难就是蚀刻工艺的困难。如果把光刻比作在地面上划线,那么蚀刻就像是按照光刻画得线去修路,随着尺寸的缩小蚀刻工艺所能挖掉的宽度和深度都将成倍缩小,工艺控制也将更加困难。

第三个困难就是薄膜工艺的控制很难。和蚀刻相反薄膜工艺是在晶圆上生长薄膜,随着尺寸的缩小薄膜的厚度控制会越来越难。

第四个就是金属导线工艺的实现会很困难,这个工艺和薄膜工艺差不多,只不过是使用PVD技术沉积金属粉末,工艺缩小很可能导致导线连接不良。

第五个就是化学机械研磨的工艺控制困难,和蚀刻一样,研磨的时间和深度,以及所允许的误差都难控制。另外就是新的研磨膏的开发成本很高,和光阻一样,研磨膏属于消耗品,制程的成本会急剧上升。

目前半导体厂商正在攻克7纳米和5纳米工艺,但是我相信摩尔定律还会延续,使用1纳米工艺也只是时间问题,因为在目前的半导体厂商面前,钱绝对不是问题。



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